模拟电压输入线、参考电压端应尽量远禹数字电路信号线，特别是时钟线。对A/D类器件，数字部分与模拟部分宁可统一，也不要交叉。
时钟线垂直于I/0线比平行I/0线干扰小，时钟元器件引脚远离I/0电缆。尽量选用短引脚的元器件，去耦电容引脚也应尽量短。
关键的线应尽量粗，并在两侧加上保护地。高速线要短且直。◎对嗓声敏感的线不要与大电流、高速开关线平行。
石英晶体振荡器下面及对嗓声敏感的器件下面不应布线。弱信号电路、低频电路周围不要形成电流环路。
任何信号都不要形成环路，若不可避免，应使环路区尽量小。
为每个集成电路添加一个去耦电容;每个电解电容边上都要加一个小的高频旁路电容。
尽量用大容量的钮电容而不用电解电容，作为电路充放电储能电容;使用管状电容时，外壳要接地。
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